DDR3布線的那些事兒（三）【轉發】

2017-10-13 by:CAE仿真在線來源:互聯網

問答DDR3設計中那些因素會影響時序,在設計中該怎樣避免呢?上次問到影響DDR時序的因素,其實DDR是一個牽一發而動全身的整體,所以對于它的時序,影響的因素太大,比較突出的是—>電源完整性,走線拓撲和端接,等長,串擾<—這四個總體的因素。
電源完整性,對于時序是一個影響比較大的因素,電源不穩定的話,會給信號帶來很多影響,上升沿,下降沿,抖動等等,所以電源方面的處理是需要重點關注。VDD電源的話,主要是關注濾波電容的容值、布局,以及儲能電容的分配和電源地平面之間的耦合,最好用完整的電源平面處理;VTT電源需要對應有濾波電容,以及比較寬的載流通道;vref電源則主要考慮其穩定性,保證濾波電容靠近PIN腳放置。
走線拓撲和端接包含的細節比較多。1、通過判斷主控芯片是否有read write leveling功能,來判斷選用T拓撲還是Fly-by拓撲。2、走線同組同層,因為微帶線和帶狀線的信號傳輸速率不一樣,微帶線速率更快一些。3、阻抗匹配,阻抗失配的話,會引起比較大振鈴,對于時序也有一定的影響,布線的時候要注意線寬一致,不跨分割。4、容性負載補償;尤其是選用fly-by時,負載顆粒越多,拓撲分支走線阻抗就會越低,可以選擇適當加粗第一個顆粒到芯片的走線或者或者減小分支線寬這鐘簡單的方法。5、考慮過孔長度對時序的影響,也就是我們常說的Z軸延時,在軟件中打開下圖所示的功能,并且將層疊在軟件中設置好。

等長是最直觀的時序匹配手段,是最重要的影響因素,需要注意的細節有以下幾點:

1、按照芯片手冊提供的范圍做等長,考慮clk和地址控制命令的時序關系,clk和strobe時序關系以及strobe和data的時序關系。2、在等長規則中添加pin delay,以及在軟件中打開如下圖所示的pin delay開關。

串擾也是一個重要的影響因素,因此,就有我們常說的3W規則和3H規則,避免相鄰信號的干擾,等長處理時,繞線也要保證3W和5W的規則,避免信號自耦合。遠離其他敏感信號干擾源等,都是來自串擾方面的考慮。
以上基本就是問題的答案,下面是大家的回答:(以下內容選自網友答題)影響時序的因素有:走線等長,走線阻抗,走線拓撲結構,驅動Buffer和匹配的Odt,IO電源和Ref電源性能,參考面的層疊結構,軟件配置等。如何減小這些因素的影響呢:第一,對于走線,嚴格控制DQ與DQS的Skew,不同控制芯片有差異,時鐘等重要信號保障好(滿足至少3W);第二,對于阻抗、拓撲、驅動和Odt的最佳配置,需要仿真給出最優的信號質量下的參數;第三,對于電源,需要保障噪聲滿足要求的前提下,越小越好;第四,層疊結構,走線走線參考GND,其次只能參考自身的IO電源;第五,軟件配置,確認芯片是否支持Writeleving,確保仿真推薦配置落實等。@楊勇評分:3分1,vref電源不穩定會影響時序; 2,同組走線不同層走,如同組的dqs和dq分開走內外層; 3,走線長度計算沒有考慮芯片內部的走線長度,導致走線時間延時不一樣; 4,信號走線阻抗匹配不好,會引起信號回沖,振鈴,毛刺等采樣異常,引起時序不滿; 5,ddr控制器不支持讀寫平衡,而采用fly by的走線方式;@hk評分:3分1.走線的相對長度:做等長處理; 2.蛇形線串擾:增大蛇形線間距,減小蛇形高度; 3.信號建立時間/保持時間:調整驅動能力,減小寄生參數; 4.信號邊沿陡峭度:通過合理布局布線減小寄生參數;@二羔子評分:3分1、從CPU和DDR3的角度來看,需要給CPU和DDR3芯片提供“干凈”的電源、參考電壓VREF以及上拉VTT電壓,從源頭上降低并行信號的時序抖動:電源平面和地平面越小越好;濾波電容與芯片引腳越近越好。 2、從信號傳播路徑上看,需要優化PCB走線設計:同組信號走在同一層,參考地平面最好;信號不跨分割;阻抗控制,減小反射;保證足夠信號間距,減小串擾;導入IBIS模型進行PCB前仿來優化走線等長,不要一味追求數值上的絕對等長@ 海鷗評分:3分首先,布線長度和等長會影響時序,相對嚴格做好等長,比如分段、分層等長。其次,外界的干擾和組內的干擾也會影響時序。相對拉大布線空間,遠離干擾源(如高速信號、晶振、連接器IO口等等)。數據線同組同層盡量嚴格等長。地址線允許的誤差大,可以走在不同層。@ 龍鳳呈祥評分:3分走線長度、串擾、會影響時序,設計時注意設置好等長規則,走線長度控制在誤差范圍之內,考慮信號與電源之間的干擾,保證電源的干凈和信號的質量。必要時加上pin delay 和過孔長度。@ 清晨的陽光評分:3分1.優化主電源和vtt上拉電源:電源芯片與ddr3模塊盡量近,電源平面與地平面盡量近,合理放置慮波電容,vtt上拉走線盡量短。穩定的電源對信號的上升、下降、占空比、抖動時間很重要。 2.優化vref:合理將濾波電容放置在芯片引腳端,越近越好。穩定的參考電壓,對眼圖模板的電壓位置很重要。 3.優化串擾:同組信號走在同一層,不跨分割,加大間距。串擾越小,源同步并行信號的skew越小,利于增加建立保持時間裕量,高溫,高濕等特殊環境下的穩定性更強 4.阻抗控制,調整odt優化信號質量@Ben評分:3分過孔、跨分割、不同層走線、分支樁線都會影響時序。應盡量少打過空,走線盡量不跨參考,同一數據組走線走同層,盡量減小分支樁線的長度。@涌評分:3分影響因素芯片時鐘鎖相環的抖動,I/OBUFFER時鐘樹的偏斜,封裝、PCB布線偏斜,同步開關噪聲、串擾、碼間干擾等信號完整性問題以及接收端芯片的固有延時,包括接收芯片的建立、保持時間,信號邊沿Slew Rate變化導致的建立、保持時間需求的增加。為滿足DDR3時序,地址線和每組數據線都要進行等長處理,以達到時序要求。數據線組內長度誤差控制在±5mil以內;地址線長度誤差控制在±25mil以內。若有空間繞等長的話可以把誤差再控嚴格點。等長時,數據線以DQS線為基準線進行等長處理,地址線以時鐘線為基準線進行等長處理。@Lee評分:3分1、信號布線長度,在滿足等長空間,間距的及其他要求情況之下應該盡量短;2、器件引腳PIN Delay,在做等長的時候贏吧這個考慮進去;3、同組信號扇出走線長度不一樣,應保證同組信號在表層扇出的長度誤差盡量小;4、同組信號部分跨分割,應保證同組信號都不夸分割。5、同組信號走線之間間距差異大,間距太小的串擾大,應保證所有信號線之間間距滿足3H,或者更大。@ Jamie評分:3分1,層面:不同層傳輸速度不一致,且還有z軸長度影響,因此同組信號同層走線2,長度:在pcb上嚴格控制各組信號等長,有pin delay的芯片要考慮進去 3阻抗:嚴格控制阻抗,芯片較多時注意容性負載補償@業葉夜耶評分:3分1、疊層過孔等Z軸的影響,密切與板廠合作,了解“PCB的筋骨皮”和“高溫高壓終成一家:線路板的層壓”,精確疊層結構。使用背鉆、反焊盤等方法優化過孔設計。2、串擾的影響,分為同層線間串擾,和不同層串擾。設計時加大線間距,不同層垂直布線且加大層間介質厚度。3、同步開關噪聲能給信號帶來100ps左右影響。設計時重點是減小回路電感:良好的濾波電容布局布線,優化電源地和信號回流路徑,準確的Vref,足夠線寬的VVT電源線。4、Derating補償的影響,按芯片手冊正確提取數值在軟件中設置。5、碼間干擾ISI,不能解決,設計時優化串擾等其它方面的影響,空出余量來抵消ISI的影響,期待DDR4的DBI功能。@山水江南評分:3分1.確保ddr的電源穩定性,包括vdd.vtt.vref,注意濾波電容的分配,這樣才能保證信號質量。 2.信號線的串擾,保證時鐘.數據.地址各自以及相互間的間距,并且數據位的同組同層,不跨電地分割,減少串擾能利于增加建立保持時間裕量 3.信號阻抗控制,布線時減少阻抗不連續,減小過孔分支,減少終端上拉電阻的布線長度。4.線長控制,以及各組的等長控制,主要是數據和dqs之前的等長,地址間等長@ 劉棟評分:3分首先是器件,支不支持flyby,影響DQS和clk時序控制,然后是等長走線(包括換層,z軸延遲,蛇線類型和過孔這些,文章講得很多了),還有就是pcb加工誤差,除此之外的信號線串擾,電源開關噪聲,端接電阻都會影響時序。@ 大海象評分:3分電壓值是Vdd的一半,容差為+/-3%。 Vref不穩會造成時序抖動、錯誤,以及高低電平的誤判即誤碼等。@軒評分:1分第一,數據組內等長,誤差控制在20MIL以內; 第二,地址、控制信號以時鐘作參考,誤差控制在100MIL以內,需要嚴格控制CLK與Address/Command、Control之間的時序關系,確保DDR顆粒能夠獲得足夠的建立和保持時間。第三,同組信號走在同層,保證不會因換層影響實際的等時;同樣的換層結構,換層前后的等長要匹配,即時等長; 第四,考慮VIA對走線長度的影響; 第五,注意繞線方式對串繞的影響,也會影響信號延遲@ 王發展評分:3分從根本上來講,高速串行傳輸的時序問題,歸根結底是信號質量的問題。1.電源是一個重頭戲,芯片的電源、晶振的電源處理,濾波電容等等都非常關鍵。2.布線方面,參考平面的選擇,層疊結構的安排走線層的排布,差分對的設計等都不容忽略。上一篇介紹中的布線原則,走線,阻抗,拓撲,等長處理等都與之相關。3.其它如模態轉換,反射,串擾等都是潛在因素!@桿評分:3分1.等長:信號線分組,同組同層,等長 2.串擾:同組線間距3w,非同組5w,有完整的參考平面 3.阻抗是否連續:單線50ohm,差分100ohm,完整的參考平面,回路面積最小 4.電源完整性處理。@王萍評分:3分1.各組信號線內沒有嚴格控制等長 2.vref電壓不穩定會影響建立時間和保持時間 3.組內各信號走在不同層,由于微帶線和帶狀線對信號的傳輸速度不一樣會影響時序 4.信號之間的串繞嚴重時會導致信號上升沿,下降沿時間發生變化,也會導致DDR時序發生偏@Jasen評分:3分影響DDR時序的關鍵是信號的質量問題,主要因素有:信號接收端的建立時間和保持時間有足夠裕量;減少信號的抖動問題;降低信號間的串擾等。具體在DDR設計時,要注意的問題比較多,比如:滿足信號阻抗要求;同組數據線與選通信號做到同層等長走線;地址\命令\控制信號與時鐘信號要滿足長度關系;處理好DDR的各類電源(VDD、VTT、VREF),比如濾波電容的分配、電源平面靠近地平面等;各組信號間距處理好;注意蛇形線的繞線方式等等。@ly評分:3分內外層走線延遲不同,同組同層走線處理;不過地址和控制線線可能會走不同層,要把切換孔的長度加進去,因此就要注意在繞線之前把疊層設計好,填入疊層中,系統自動填加長度和計算延遲進去;@GFY評分:2分DQS線不同平臺所要求的阻抗是不一樣的,不能千遍一律是100OHM,誤導人。@徐增評分:2分所有的時序計算都是以恒定的時鐘信號為基準,實際中會有抖動和偏移問題,產生的原因和晶振或者PLL內部電路有關。板級傳輸中信號完整性對時序的影響很大,比如串擾會影響微帶線傳播延遲;反射會造成數據信號的波動。時鐘走線的干擾會造成時鐘偏移。對于設計中的源同步總線,保證線長的匹配就行了。@Melo評分:2分

這次大家的回答都很詳細,首先謝謝網友“徐增”的提醒,但是由于沒有回答,2分。對于不同平臺DDR確實有不同的阻抗要求,我們都是針對大部分DDR來講,所以通常會直接說50 Ohm和100 Ohm,希望沒有給大家帶來誤導,控制阻抗的時候需要按照相應芯片手冊處理。
1、2、3、4、6、7、8、10、11、12、13、14、16、17、18、19、20、21的回答很詳細,均給3分。
5,、9、15對于設計中怎么處理,答案沒有列舉到3點以上,所以給2分。
大家回答中的關于調試中的ODT和buffer的選擇,由于這次的問題是在設計中怎么避免,所以不算在答案中。

原作者及出處——一博科技“高速先生”

開放分享：優質有限元技術文章,助你自學成才